小柚

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个人总结

微电子专业应届生,专注数字IC前端设计与验证。熟练掌握Verilog/SystemVerilog及UVM验证方法学,具备完整的RISC-V处理器核设计经验。在校期间完成两个流片级项目,代码风格规范,对低功耗设计和时序收敛有深入理解,致力于成为优秀的芯片设计工程师。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某物联网芯片的串口通信模块(UART)设计,负责状态机逻辑优化,将数据传输稳定性提升至99.9%。
  • 协助高级工程师完成模块级时序约束编写,解决建立时间违例问题3处,确保模块在200MHz频率下稳定工作。
  • 编写自动化脚本处理综合报告数据,将每日回归测试分析时间从2小时缩短至20分钟。

项目经历

基于RISC-V架构的32位处理器核设计与验证

西安电子科技大学集成电路学院

2024-09 - 2025-06
  • 独立设计支持RV32IMC指令集的处理器核,采用五级流水线架构,使用Verilog编写代码约8000行,通过仿真验证功能正确性。
  • 搭建基于SystemVerilog和UVM的验证环境,编写测试用例覆盖率达98%,成功发现并修复3处数据冒险逻辑错误。
  • 在FPGA上进行原型验证,主频达到100MHz,功耗较初始版本降低15%。

低功耗AI加速器数据通路设计

西安电子科技大学微电子实验室

2025-11 - 2026-03
  • 负责卷积神经网络加速器的数据通路模块设计,采用门控时钟技术,使动态功耗降低22%。
  • 使用SystemVerilog Assertions进行断言检查,提前拦截接口协议错误,减少后期调试周期约30%。
  • 参与后端物理设计协作,优化布局布线建议,最终面积利用率提升8%。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

硬件描述语言

Verilog · SystemVerilog · VHDL

验证方法学

UVM · OVM · SVA · Coverage-driven Verification

EDA工具

VCS · Verdi · Design Compiler · Genus · Primetime

架构与协议

RISC-V · AMBA AXI/AHB · PCIe · DDR Controller

脚本与仿真

Python · Tcl · Perl · Linux Shell

简历范文入门2026/3/26

芯片设计与验证工程师简历范文(半导体/集成电路校招)

芯片设计与验证工程师 半导体/集成电路 应届生

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