小柚

13857192048|xiaoyou_chip@163.com|杭州市

个人总结

微电子硕士应届生,专注数字前端设计与验证。熟悉UVM验证方法学,具备完整的RTL设计到仿真验证项目经验。在校期间主导过基于RISC-V架构的处理器核设计,代码覆盖率达标率98%以上。对低功耗设计和时序收敛有深入理解,渴望在芯片研发领域深耕。

工作经历

数字前端设计实习生

平头哥半导体

2025-06 - 2025-09
  • 参与某AI加速芯片的子系统模块开发,负责数据通路中FIFO控制逻辑的RTL设计与综合,在28nm工艺下将面积优化了12%。
  • 使用SystemVerilog编写测试用例,配合验证团队完成模块级功能验证,协助定位并修复了3个关键时序违例问题。
  • 参与代码审查(Code Review)会议,学习工业界编码规范,个人代码风格评分从初期的85分提升至期末的96分。

项目经历

基于RISC-V的五级流水线处理器设计

杭州电子科技大学实验室

2024-03 - 2024-12
  • 独立设计并实现支持RV32IM指令集的五级流水线处理器,包含取指、译码、执行、访存、写回五个阶段,主频达到150MHz。
  • 搭建基于UVM的验证环境,编写受约束随机测试序列,功能覆盖率最终达到99.2%,成功通过所有标准测试用例。
  • 针对数据冒险和控制冒险设计转发单元和分支预测逻辑,使流水线停顿周期减少约40%,整体性能提升显著。

低功耗UART接口控制器设计与验证

校企合作项目组

2023-10 - 2024-02
  • 设计支持动态电压频率调整(DVFS)的UART IP核,在空闲模式下自动进入门控时钟状态,静态功耗降低65%。
  • 使用Synopsys VCS进行仿真验证,编写自动化回归测试脚本,将验证周期从原本的3天缩短至8小时。
  • 完成DC综合与时序约束,在TSMC 55nm工艺库下满足建立时间和保持时间要求,无时序违例。

教育背景

杭州电子科技大学

硕士 · 集成电路工程

2023-09 - 2026-06

杭州电子科技大学

本科 · 电子信息工程

2019-09 - 2023-06

技能专长

硬件描述语言

Verilog HDL · SystemVerilog · VHDL

验证方法学

UVM · OVM · 断言覆盖 · 随机约束测试

EDA工具

Synopsys VCS · Design Compiler · Verdi · SpyGlass

脚本与编程

Python · Tcl · Perl · Linux Shell

专业知识

数字电路 · 计算机体系结构 · 时序分析 · 低功耗设计

校招简历进阶2026/4/3

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