小柚

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个人总结

微电子专业应届生,专注数字芯片前端设计与验证。熟练掌握SystemVerilog/UVM验证方法学,具备完整的从规格定义到仿真验证的项目经验。在校期间主导过两款小型SoC模块的验证工作,代码覆盖率均达95%以上。期望在电子半导体领域深耕,成为一名优秀的芯片工程师。

工作经历

数字前端设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某款物联网芯片中GPIO控制模块的RTL代码编写与功能仿真,使用Verilog实现状态机逻辑,通过时序约束优化将建立时间余量提升了0.5ns。
  • 协助搭建基于VCS的自动化回归测试环境,编写Tcl脚本批量管理50+测试用例,将版本迭代时的验证周期从3天缩短至1.5天。
  • 配合后端团队完成综合前的代码检查,修复了12处潜在的锁存器推断问题,确保了综合工具的正确解析。

项目经历

基于RISC-V架构的简易处理器设计与验证

校内实验室

2024-09 - 2025-01
  • 独立负责取指译码单元(IF/ID)的SystemVerilog建模,支持5级流水线及分支预测功能,在100MHz主频下稳定运行。
  • 搭建UVM验证平台,设计了覆盖正常指令流、中断异常及数据冒险等场景的40个测试序列,功能覆盖率最终达到98%。
  • 利用Verdi波形调试工具定位并解决了3处严重的流水线冒险导致的死锁问题,输出详细的技术复盘文档供团队参考。

高速UART接口控制器开发

课程设计项目

2024-03 - 2024-06
  • 设计并实现了波特率可配置的UART收发模块,支持最高115200bps通信速率,误码率测试低于10^-6。
  • 使用ModelSim进行全功能仿真,编写自检查测试脚本自动比对发送与接收数据,验证效率提升约60%。
  • 在FPGA开发板上完成上板验证,成功实现与PC端的稳定串口通信,项目获评学院“优秀课程设计”。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

编程语言

SystemVerilog · Verilog HDL · C/C++ · Python · Tcl

EDA工具

Synopsys VCS · Cadence Verdi · ModelSim · Design Compiler · Vivado

专业技能

UVM验证方法学 · 数字电路设计 · 静态时序分析(STA) · AMBA总线协议 · Linux开发环境

软性技能

技术文档撰写 · 团队协作沟通 · 问题分析与解决 · 快速学习能力

简历范文入门2026/5/1

芯片验证/前端设计工程师简历范文(电子半导体校招)

芯片验证/前端设计工程师 电子半导体 应届生

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核心亮点

精准匹配芯片验证/前端设计工程师校招岗位需求
突出SystemVerilog/Verilog/C++等核心硬技能
详解芯片设计流程与仿真工具实战项目经历

适用人群

本范文特别适合芯片验证/前端设计工程师岗位的求职者参考学习, 通过具体的工作经历和项目经验展示,帮助您了解如何突出电子半导体 行业的核心竞争力。

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