小柚

13800138000|xiaoyou_ic@163.com|西安市

个人总结

微电子专业应届生,专注于数字IC设计与验证方向。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备扎实的FPGA原型验证能力。在校期间完成多个基于RISC-V架构的处理器核设计与SOC验证项目,代码风格规范,对时序收敛有深刻理解。期望在芯片研发领域深耕,成为一名优秀的数字前端工程师。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某低功耗蓝牙SoC芯片的数字前端模块设计,负责GPIO控制器的RTL代码编写与综合,代码行数约2000行。
  • 使用Design Compiler进行逻辑综合,在满足时序约束的前提下,将模块面积优化了12%,功耗降低约8%。
  • 协助资深工程师完成静态时序分析(STA),修复了3处建立时间违例问题,确保模块在100MHz主频下稳定运行。

项目经历

基于RISC-V的五级流水线处理器设计

个人独立完成

2024-09 - 2025-01
  • 基于RV32IM指令集,使用Verilog HDL从零设计并实现了一个支持中断异常处理的五级流水线CPU。
  • 解决了数据冒险与控制冒险问题,引入前推技术与分支预测机制,使流水线停顿率降低了35%。
  • 在Xilinx Artix-7 FPGA上完成板级验证,成功运行Linux内核精简版,系统主频达到125MHz。

DDR3控制器UVM验证环境搭建

校内实验室项目

2025-03 - 2025-06
  • 针对自研DDR3内存控制器,使用SystemVerilog搭建完整的UVM验证平台,包含Driver、Monitor、Scoreboard等组件。
  • 编写了覆盖功能模型(Functional Model)进行自动比对,设计了20+个测试用例,覆盖率从初始的60%提升至98%。
  • 通过随机约束激励发现并定位了2个深层逻辑Bug,确保了控制器在多端口并发访问下的数据一致性。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

编程语言

Verilog HDL · SystemVerilog · C/C++ · Python · Tcl

EDA工具

Vivado · Design Compiler · VCS · Verdi · SpyGlass

验证方法

UVM · OVM · 断言(SVA) · 覆盖率驱动验证 · 形式验证

专业知识

数字电路基础 · 计算机体系结构 · AMBA总线协议 · FPGA开发 · 时序分析(STA)

校招简历入门2026/7/16

数字IC设计/验证工程师简历范文(电子/半导体校招)

数字IC设计/验证工程师 电子/半导体 应届生

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