永联科技2026秋招：不限专业管培生值不值得投？
永联科技2026秋招开启，百人规模制造企业招聘结构、嵌入式及海外销售岗。本文解读非技术背景投管培生的真实门槛、制造业稳定性风险及面试必问福利细节。
小柚
13800138000|xiaoyou_ic@163.com|上海市
个人总结
微电子硕士应届生，专注数字 IC 前端设计。熟练掌握 Verilog/SystemVerilog 及 UVM 验证方法学，具备 FPGA 原型验证与时序收敛实战经验。在校期间主导完成两款 ASIC 模块流片前验证，时序余量优化至 0.3ns 以内。期望在电子/半导体领域深耕，成为一名优秀的数字 IC 设计工程师。
工作经历
数字 IC 设计实习生
紫光展锐
- 参与 5G 基带芯片中 FFT/IFFT 模块的 RTL 代码编写，基于 SystemVerilog 实现可配置参数化设计，支持 1024/2048 点变换，代码复用率提升 40%。
- 协助完成静态时序分析（STA），针对跨时钟域路径添加正确的约束文件，修复 15 处建立时间违例，确保模块在 500MHz 主频下稳定运行。
- 搭建 UVM 验证环境，编写覆盖率达到 98% 的功能覆盖率脚本，提前发现 3 个边界条件逻辑错误，减少后端迭代次数。
项目经历
RISC-V 处理器核设计与 FPGA 验证
电子科技大学微电子实验室
- 独立设计支持 RV32IMC 指令集的 5 级流水线处理器，使用 Verilog 编写核心逻辑，并在 Xilinx Kintex-7 FPGA 上完成综合与布局布线。
- 优化关键路径逻辑，通过流水线切分与逻辑重组，将系统主频从 120MHz 提升至 185MHz，性能提升 54%。
- 设计基于 AXI-Lite 总线的片上外设接口，实现与 DDR 控制器的数据交互，成功在开发板上运行嵌入式 Linux 系统。
低功耗 AI 推理加速器 IP 核开发
校企合作项目
- 负责卷积计算单元（PE Array）的架构定义与 RTL 实现，采用脉动阵列结构，在 200MHz 频率下实现 128 GOPS 算力。
- 引入时钟门控与操作数隔离技术进行低功耗设计，经 Power Compiler 评估，动态功耗降低 22%，满足移动端能效比要求。
- 配合后端团队完成 DFT 扫描链插入，测试覆盖率达成 99.5%，顺利通过 MPW 流片前的 Sign-off 检查。
教育背景
电子科技大学
硕士 · 集成电路工程
杭州电子科技大学
本科 · 电子信息工程
技能专长
IC 设计语言
Verilog HDL · SystemVerilog · UVM
EDA 工具链
Design Compiler · VCS · Verdi · PrimeTime · Vivado
脚本与仿真
Tcl · Python · Makefile · Linux Shell
总线与协议
AXI4 · APB · AHB · PCIe
专业知识
数字电路基础 · 时序分析 · 低功耗设计 · DFT 测试
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核心亮点
精通 Verilog/SystemVerilog 语言与 FPGA 开发流程
深入理解静态时序分析与后端物理设计基础
数字 IC 设计工程师简历范文（电子/半导体校招）实战案例
适用人群
本范文特别适合数字 IC 设计工程师岗位的求职者参考学习， 通过具体的工作经历和项目经验展示，帮助您了解如何突出电子/半导体 行业的核心竞争力。
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