小柚

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个人总结

微电子硕士应届生,专注于数字IC验证与前端设计。熟练掌握SystemVerilog/UVM验证方法学,具备扎实的数电基础与EDA工具链使用经验。在通信芯片验证项目中独立搭建UVM环境,覆盖率达98%以上。期望在半导体行业深耕,以严谨的逻辑思维助力芯片功能正确性验证。

工作经历

数字验证实习生

紫光展锐

2025-07 - 2025-12
  • 参与5G基带芯片子模块的验证工作,基于SystemVerilog编写测试用例,覆盖边界条件与异常场景,累计发现并协助修复15+个功能性Bug。
  • 独立维护UVM验证环境中的Scoreboard模块,通过对比DUT输出与参考模型数据,将回归测试的自动化率从70%提升至95%。
  • 使用Verdi进行波形调试与代码覆盖率分析,针对未覆盖的分支逻辑补充定向测试,使代码覆盖率由88%提升至96%。

项目经历

基于RISC-V的处理器核设计与验证

校微电子实验室

2024-09 - 2025-06
  • 主导RV32IM处理器核的前端RTL设计,采用流水线架构,在Xilinx Artix-7 FPGA上综合频率达到120MHz,资源利用率控制在65%以内。
  • 搭建完整的UVM验证平台,包含Driver、Monitor、Sequencer等组件,编写随机约束测试序列,功能覆盖率达到99%,成功拦截3处数据冒险逻辑错误。
  • 编写Linux Shell脚本自动化回归测试流程,将单次全量验证时间从4小时缩短至1.5小时,显著提升迭代效率。

高速SerDes接口协议验证

课程大作业

2024-03 - 2024-06
  • 负责PCIe Gen3物理层接口的行为级建模与验证,使用SystemVerilog Assertions (SVA) 定义关键时序约束,捕捉到2处跨时钟域传输隐患。
  • 设计多场景激励发生器,模拟不同速率下的数据包传输,验证了接口在误码率1E-12条件下的稳定性,仿真通过率100%。

教育背景

西安电子科技大学

硕士 · 集成电路工程

2023-09 - 2026-06

杭州电子科技大学

本科 · 电子信息工程

2019-09 - 2023-06

技能专长

硬件描述语言

Verilog · SystemVerilog · VHDL

验证方法学

UVM · OVM · SVA断言 · 覆盖率驱动验证

EDA工具链

VCS · Verdi · SpyGlass · ModelSim · Quartus II

操作系统与脚本

Linux · Shell · Python · Makefile

专业知识

数字电路 · 计算机体系结构 · AMBA总线协议 · 时序分析 · FPGA开发

简历范文进阶2026/7/12

数字 IC 设计/验证工程师简历范文(半导体/通信芯片校招)

数字 IC 设计/验证工程师 半导体/通信芯片 硕士应届生

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核心亮点

精准匹配数字 IC 设计/验证工程师(半导体/通信芯片校招)岗位需求
突出 Verilog/SystemVerilog 编码与 UVM 验证方法学实战项目经验
展示 Linux/Shell 脚本能力及主流 EDA 工具链熟练操作技巧

适用人群

本范文特别适合数字 IC 设计/验证工程师岗位的求职者参考学习, 通过具体的工作经历和项目经验展示,帮助您了解如何突出半导体/通信芯片 行业的核心竞争力。

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