小柚

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个人总结

微电子硕士应届生,专注于数字IC设计与验证方向。熟练掌握Verilog HDL及SystemVerilog,具备扎实的时序分析与UVM验证方法学基础。在校期间参与多款芯片前端设计项目,熟悉VCS、Verdi及Cadence全流程工具。拥有两段头部半导体企业实习经历,具备从RTL编码到综合约束的完整工程落地能力,期望在高性能计算芯片领域深耕。

工作经历

数字IC设计实习生

紫光展锐

2025-06 - 2025-12
  • 参与5G基带芯片中DSP协处理器的RTL设计与优化,负责数据通路模块的Verilog编码,通过流水线重构将关键路径延迟降低15%,满足1.2GHz主频时序要求。
  • 使用Design Compiler进行逻辑综合,编写SDC约束文件解决建立时间违例问题,协助团队将芯片面积缩减约8%。
  • 配合后端团队完成物理实现前的时序签核,利用PrimeTime分析时钟树偏差,修复了3处潜在的保持时间违规。

IC验证实习生

联发科

2024-07 - 2024-12
  • 基于UVM方法学搭建GPU渲染管线的验证环境,编写可重用Driver与Monitor组件,覆盖率达92%,有效拦截了5个功能缺陷。
  • 使用SystemVerilog Assertion (SVA) 定义关键接口协议检查点,将回归测试中的无效报错率降低了30%。
  • 利用VCS进行大规模随机仿真,调试并定位了缓存一致性协议中的死锁问题,保障了流片前的功能收敛。

项目经历

高能效AI加速器NPU设计

电子科技大学微电子实验室

2024-03 - 2025-01
  • 主导一款面向边缘计算的卷积神经网络加速器前端设计,采用脉动阵列架构,支持INT8/FP16混合精度计算。
  • 独立负责控制单元的状态机设计与DMA数据传输模块开发,通过双缓冲机制使数据吞吐率提升40%。
  • 完成从RTL代码到门级网表的综合流程,在TSMC 28nm工艺下,核心频率达到800MHz,功耗控制在150mW以内。

基于RISC-V的多核SoC系统集成

个人科研项目

2023-10 - 2024-02
  • 在FPGA平台上集成4个RISC-V CPU核,设计基于AXI4总线的片上互联架构,实现了多核间的共享内存访问。
  • 移植FreeRTOS实时操作系统至自定义SoC,成功运行多任务调度演示程序,中断响应延迟小于50个时钟周期。
  • 使用ModelSim进行全系统联合仿真,编写Python脚本自动化生成测试向量,验证效率提升约3倍。

教育背景

电子科技大学

硕士 · 集成电路工程

2023-09 - 2026-06

西安电子科技大学

本科 · 微电子科学与工程

2019-09 - 2023-06

技能专长

硬件描述语言

Verilog HDL · SystemVerilog · VHDL

EDA工具

Synopsys VCS · Verdi · Design Compiler · PrimeTime · Cadence Genus

专业技能

数字电路设计 · 静态时序分析 (STA) · UVM验证方法学 · FPGA原型验证 · AMBA总线协议

编程与脚本

Python · Tcl · Shell · C/C++

其他技能

Linux开发环境 · Git版本控制 · LaTeX文档排版

校招简历进阶2026/7/20

IC 设计/验证工程师简历范文(半导体/集成电路校招)

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