小柚

13800138000|xiaoyou_ic@163.com|上海市

个人总结

微电子专业应届生,专注于数字IC前端设计验证。熟练掌握Verilog/SystemVerilog及UVM验证方法学,具备FPGA原型验证实战经验。在校期间完成多款IP核设计与验证,代码风格规范,对时序收敛有深刻理解,渴望在芯片领域深耕。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与WiFi6基带芯片中MAC层控制模块的RTL代码编写,独立负责状态机逻辑优化,将关键路径延迟降低15%。
  • 使用SystemVerilog搭建模块级测试环境,编写覆盖率达到98%的Testcase,协助发现并修复3个隐蔽的逻辑缺陷。
  • 配合后端团队进行时序约束分析,解决建立时间违例问题,确保模块在200MHz频率下稳定运行。

项目经历

基于RISC-V架构的CPU核设计与FPGA验证

校内实验室

2024-09 - 2025-01
  • 基于RV32IM指令集完成5级流水线CPU的Verilog编码,实现数据前推与分支预测机制,主频达到125MHz。
  • 搭建UVM验证平台,构建Scoreboard自动比对DUT与参考模型输出,功能覆盖率提升至100%。
  • 在Xilinx Artix-7 FPGA上完成综合与上板调试,成功运行Linux操作系统内核,资源利用率控制在65%以内。

高速串行接口UART IP核开发

课程设计

2024-03 - 2024-06
  • 设计支持可变波特率(9600-115200bps)的UART收发器,采用过采样技术消除时钟偏差,误码率低于10^-9。
  • 编写异步FIFO解决跨时钟域数据传输问题,通过格雷码编码有效避免亚稳态,数据吞吐效率提升20%。
  • 完成从RTL仿真到FPGA板级验证的全流程,代码行数约1200行,通过Synopsys VCS与Verdi进行波形调试。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

硬件描述语言

Verilog HDL · SystemVerilog · VHDL

验证方法学

UVM · OVM · 断言(SVA) · 覆盖率驱动验证

EDA工具

Synopsys VCS · Verdi · Design Compiler · Xilinx Vivado · ModelSim

脚本与系统

Python · Tcl · Linux Shell · Git版本管理

专业知识

数字电路基础 · 计算机体系结构 · 时序分析 · 低功耗设计 · AMBA总线协议

校招简历入门2026/7/25

数字IC设计工程师简历范文(电子/半导体校招)

数字IC设计工程师 电子/半导体 应届生

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