小柚

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个人总结

微电子硕士应届生,专注于数字IC验证方向。熟练掌握Verilog/SystemVerilog及UVM验证方法学,具备完整的芯片前端验证项目经验。曾在知名半导体企业实习,参与过千万门级SOC项目的验证环境搭建与回归测试,善于通过脚本提升验证效率,期待在芯片验证领域深耕。

工作经历

数字验证实习生

紫光展锐

2025-06 - 2025-12
  • 参与某款通信基带芯片的子系统验证,基于UVM架构搭建测试环境,编写覆盖率达98%以上的测试用例,成功发现并协助修复了3个关键的功能缺陷。
  • 负责回归测试流程的维护,利用Python脚本自动化解析日志和覆盖率报告,将单次回归分析时间从2小时缩短至15分钟,显著提升了版本迭代效率。
  • 协助资深工程师进行断言(SVA)的编写与检查,确保了接口时序的正确性,并在代码审查中提出了5条被采纳的优化建议。

项目经历

基于RISC-V架构的CPU核验证

校微电子实验室

2024-09 - 2025-05
  • 独立构建了一个支持RV32IMC指令集的CPU核验证平台,采用SystemVerilog语言开发可重用的验证组件,包括Driver、Monitor和Scoreboard。
  • 设计了随机约束测试策略,生成了超过5万条随机指令序列,实现了功能覆盖率100%,代码覆盖率99.2%,有效验证了流水线冒险处理机制的正确性。
  • 针对浮点运算单元的特殊场景,编写了定向测试用例,定位并解决了数据旁路逻辑中的竞争冒险问题,确保了指令执行结果的准确性。

高速SerDes接口协议一致性验证

数字IC设计课程项目

2024-03 - 2024-07
  • 针对PCIe Gen3协议接口进行模型仿真验证,使用Verilog编写参考模型,对比DUT输出结果,确保了数据传输的完整性。
  • 引入了形式验证工具对FIFO模块进行等价性检查,在仿真前期排除了潜在的逻辑错误,减少了后期调试约30%的工作量。
  • 撰写了详细的验证计划与总结报告,清晰定义了验证范围、准入准出标准及风险评估,项目最终获评课程最高等级评价。

教育背景

西安电子科技大学

硕士 · 集成电路工程

2023-09 - 2026-06

西安电子科技大学

本科 · 电子信息工程

2019-09 - 2023-06

技能专长

硬件描述与验证语言

Verilog HDL · SystemVerilog · SVA (断言) · UVM验证方法学

EDA工具与仿真

VCS · Xcelium · Verdi · QuestaSim · SpyGlass

脚本与编程语言

Python · Tcl · Perl · Shell · C/C++

专业知识

数字电路基础 · 计算机体系结构 · AMBA总线协议 · FPGA原型验证 · 低功耗设计

热门进阶2026/8/10

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