西安图为电气2026秋招：不限专业的小厂值得投吗？
西安图为电气2026秋招已开启，公司规模20-99人，招聘简章信息极简。本文分析其作为电气行业小厂的优劣势，解读不限专业背后的用人逻辑，帮应届生判断是练手跳板还是求职深坑。
小柚
13800138000|xiaoyou.chip@edu.cn|上海市
个人总结
微电子专业应届生，专注数字/模拟芯片设计方向。熟练掌握Verilog/SystemVerilog语言及VCS验证流程，具备Synopsys Design Compiler综合工具实战经验。在校期间完成多个电路建模与FPGA验证项目，对低功耗设计与时序收敛有深入理解。期望在电子/半导体行业深耕，成为一名优秀的芯片设计工程师。
工作经历
数字芯片设计实习生
紫光展锐
- 参与某款物联网芯片的RTL代码编写，使用Verilog实现UART、SPI等外设接口模块，代码覆盖率提升至98%。
- 协助搭建UVM验证环境，编写Testcase进行功能验证，发现并修复3个关键时序缺陷，确保模块按时交付。
- 运用Design Compiler进行逻辑综合，优化面积与时序，使核心模块面积减少12%，满足PPA指标要求。
项目经历
基于RISC-V的低功耗处理器设计
电子科技大学集成电路实验室
- 独立负责CPU流水线控制单元的设计与实现，采用SystemVerilog编写可综合代码，支持5级流水线架构。
- 利用VCS进行仿真验证，构建自动化回归测试脚本，将验证效率提升40%，成功通过所有标准基准测试。
- 针对低功耗需求引入时钟门控技术，经综合评估动态功耗降低15%，该项目获全国大学生集成电路创新创业大赛二等奖。
高精度ADC电路建模与行为级仿真
电子科技大学模拟电路课题组
- 建立12-bit SAR ADC的Verilog-A行为模型，模拟采样保持、比较器及DAC阵列的非理想特性，模型精度误差控制在0.5LSB以内。
- 对比晶体管级仿真，行为级仿真速度提升约200倍，大幅缩短系统级验证周期，为架构选型提供关键数据支撑。
- 撰写技术报告并被课题组采纳作为后续流片项目的参考模型，有效降低了前期设计风险。
教育背景
电子科技大学
本科 · 微电子科学与工程
技能专长
硬件描述语言
Verilog · SystemVerilog · Verilog-A
EDA工具
Synopsys VCS · Design Compiler · Primetime · Cadence Virtuoso
专业技能
RTL设计 · 逻辑综合 · 静态时序分析 · UVM验证方法学 · 电路建模
脚本与编程
Tcl · Python · Shell · C/C++
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核心亮点
精准匹配数字/模拟芯片设计工程师（电子/半导体校招）岗位需求
突出Verilog、System Verilog、VCS及电路建模等核心硬技能
针对上海、合肥地区30-60k/月薪资范围优化项目经历
适用人群
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