小柚

13805129876|xiaoyou.ic@edu.cn|苏州市

个人总结

微电子硕士应届生,专注数字IC设计与验证方向。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备SOC架构理解能力。拥有两段头部芯片企业实习经历,独立完成过百万门级FPGA原型验证项目。对低功耗设计和时序收敛有深入实践,期待在苏州投身半导体行业。

工作经历

数字验证实习生

华为海思

2025-06 - 2025-12
  • 基于UVM方法学搭建某AI加速芯片子系统的全功能验证平台,编写Testcase覆盖率达到98%,提前两周完成交付节点。
  • 使用SystemVerilog Assertions (SVA) 优化关键接口协议检查逻辑,将回归测试中的误报率从5%降低至0.5%以内。
  • 协助资深工程师进行低功耗验证,针对UPF约束进行多电压域仿真,发现并修复3处潜在的电源状态机死锁问题。

FPGA开发助理

紫光展锐

2024-01 - 2024-06
  • 参与5G基带芯片的FPGA原型验证工作,负责DDR4控制器接口的时序约束与时序收敛,建立时间余量提升0.3ns。
  • 编写Tcl脚本自动化处理综合与布局布线流程,将版本迭代编译时间从4小时压缩至2.5小时,效率提升近40%。
  • 配合软件团队进行板级调试,通过ChipScope抓取波形定位通信丢包问题,协助解决跨时钟域数据传输异常。

项目经历

高性能RISC-V处理器核设计与FPGA验证

东南大学集成电路学院

2024-09 - 2025-05
  • 独立设计支持RV64GC指令集的五级流水线处理器,采用Verilog HDL编码,综合后逻辑门数约12万门,主频达到200MHz。
  • 搭建基于FPGA的原型验证系统,在Xilinx Virtex-7上成功部署并运行Linux操作系统,启动时间缩短至3秒以内。
  • 引入Scoreboard机制进行数据一致性比对,累计运行随机测试用例超过50万次,确保功能零缺陷。

低功耗图像ISP流水线设计

个人课程设计

2023-10 - 2024-01
  • 设计包含自动白平衡、色彩校正及降噪模块的ISP流水线架构,采用门控时钟技术降低动态功耗约15%。
  • 使用Modelsim进行功能仿真,结合Matlab黄金模型对比输出图像PSNR值大于40dB,满足预期画质指标。

教育背景

东南大学

硕士 · 集成电路工程

2023-09 - 2026-06

南京邮电大学

本科 · 电子科学与技术

2019-09 - 2023-06

技能专长

设计语言

Verilog · SystemVerilog · VHDL

验证方法

UVM · OVM · SVA · Coverage Driven Verification

工具链

VCS · Verdi · Modelsim · Vivado · Design Compiler

架构与协议

SOC架构 · AMBA AXI/AHB · RISC-V · DDR4 · PCIe

脚本与系统

Python · Tcl · Perl · Linux Shell · Git

简历范文入门2026/5/16

数字 IC 设计/验证工程师简历范文(电子/半导体校招)

数字 IC 设计/验证工程师 电子/半导体 硕士应届生

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