小柚

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个人总结

微电子专业应届生,专注于数字IC设计与验证方向。熟练掌握Verilog HDL及SystemVerilog,具备扎实的FPGA原型验证能力。在校期间主导过两款RISC-V处理器核的设计与流片验证,熟悉主流EDA工具链。渴望在半导体或人工智能芯片领域深耕,以严谨的逻辑思维解决复杂电路设计问题。

工作经历

数字前端设计实习生

华为海思

2025-07 - 2025-10
  • 参与某款AI推理芯片中DSP模块的RTL代码编写,使用Verilog实现定点数运算单元,通过代码优化将关键路径延迟降低15%。
  • 协助资深工程师搭建UVM验证环境,编写覆盖率达到98%的功能测试用例,成功捕捉到3个深层逻辑时序冲突Bug。
  • 负责部分模块的综合与时序约束编写,利用Design Compiler工具在28nm工艺下达成面积与性能的平衡,满足PPA指标要求。

项目经历

基于FPGA的实时图像边缘检测系统

西安电子科技大学实验室

2024-09 - 2025-01
  • 独立设计并实现Sobel算子加速引擎,采用流水线架构处理1080P@60fps视频流,系统整体延迟控制在2ms以内。
  • 在Xilinx Artix-7 FPGA上完成部署,通过优化存储访问策略,使片上BRAM资源占用率减少30%,确保系统稳定运行。
  • 编写Testbench进行全功能仿真,对比Matlab软件结果,硬件输出误差率为0,验证了算法实现的准确性。

多核RISC-V处理器SoC设计

全国大学生集成电路创新创业大赛

2024-03 - 2024-08
  • 担任队长,负责SoC顶层架构搭建及总线互联逻辑设计,集成4个RV32IMAC内核与自定义AI加速指令扩展。
  • 主导后端物理设计流程,完成从综合、布局布线到DRC/LVS检查的全流程,最终成功流片并点亮芯片。
  • 项目荣获全国总决赛一等奖,设计的处理器在CoreMark跑分测试中达到2.5 DMIPS/MHz,优于同类开源方案10%。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

硬件描述语言

Verilog HDL · SystemVerilog · VHDL

EDA工具链

Synopsys Design Compiler · Cadence Innovus · Mentor Graphics Calibre · Vivado · ModelSim

验证与方法学

UVM验证方法学 · 覆盖率驱动验证 · 断言(SVA) · Python脚本自动化

架构与协议

RISC-V架构 · AMBA总线协议(AXI/AHB) · DDR控制器 · PCIe接口

热门进阶2026/6/5

芯片设计与验证工程师简历范文(半导体/人工智能校招)

芯片设计与验证工程师 半导体/人工智能 应届生

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