小柚

13812345678|xiaoyou_ic@163.com|南京市

个人总结

电子科学与技术硕士应届生,专注于数字IC设计与验证方向。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备完整的芯片前端设计与仿真验证项目经验。曾在知名半导体企业实习,参与过实际流片项目的验证工作,对低功耗设计和时序收敛有深入理解。

工作经历

数字验证实习生

紫光展锐

2025-06 - 2025-12
  • 基于UVM方法学搭建某通信芯片模块的验证环境,编写Testcase覆盖关键功能场景,仿真覆盖率从78%提升至96%。
  • 使用SystemVerilog Assertions (SVA) 完善接口协议检查,提前发现3处时序违例问题,减少后期回归测试轮次约20%。
  • 协助资深工程师进行功耗分析,通过门级仿真定位高翻转率节点,配合后端优化使动态功耗降低12%。

IC设计助理工程师(校招提前批)

华大九天

2026-07 - 2026-08
  • 参与EDA工具内部测试模块的开发,负责部分算法加速逻辑的RTL编码,代码一次通过Lint检查。
  • 协助团队整理验证用例库,分类归档超过500个回归测试Case,提升团队协作效率。

项目经历

基于RISC-V的低功耗MCU核设计与验证

电子科技大学微电子实验室

2024-03 - 2025-01
  • 独立负责RV32IMC指令集子系统的Verilog代码实现,采用流水线架构设计,在TSMC 28nm工艺下主频达到500MHz。
  • 构建分层验证平台,利用UVM组件化思想复用Driver/Monitor,将新功能验证周期从2周缩短至3天。
  • 引入时钟门控和电源关断技术,经综合评估静态功耗降低35%,项目最终成功流片并通过FPGA原型验证。

高速SerDes接口控制器FPGA验证

校企合作项目

2023-10 - 2024-02
  • 针对PCIe Gen3协议开发接口控制逻辑,使用ModelSim进行功能仿真,解决跨时钟域数据传输稳定性问题。
  • 编写Python脚本自动化解析仿真日志,提取关键性能指标,将人工分析时间由每天4小时压缩至30分钟。
  • 在Xilinx Virtex-7开发板上完成上板调试,实现12.5Gbps稳定传输,误码率低于1E-12。

教育背景

电子科技大学

硕士 · 电子科学与技术

2023-09 - 2026-06

杭州电子科技大学

本科 · 电子信息工程

2019-09 - 2023-06

技能专长

硬件描述语言

Verilog · SystemVerilog · VHDL

验证方法学

UVM · OVM · SVA · Coverage Driven Verification

EDA工具

VCS · Verdi · SpyGlass · Design Compiler · ModelSim

编程与脚本

C/C++ · Python · Tcl · Perl · Shell

专业知识

计算机体系结构 · AMBA总线协议 · 低功耗设计 · 时序分析 · FPGA开发

简历范文入门2026/8/4

数字 IC 设计/验证工程师简历范文(电子/半导体校招)

数字 IC 设计/验证工程师 电子/半导体 应届生

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