小柚

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个人总结

电子科学与技术专业应届生,专注于数字IC前端设计与验证。熟悉Verilog HDL编程及UVM验证方法学,具备扎实的时序分析与STA基础。在校期间主导过基于RISC-V架构的处理器核设计项目,能够熟练使用Vivado、Design Compiler等EDA工具完成综合与布局布线。期望在半导体行业深耕,成为一名优秀的数字电路设计工程师。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某物联网芯片低功耗模块的RTL代码编写,独立负责GPIO控制器的状态机设计,代码一次通过综合检查。
  • 协助资深工程师进行时序约束编写与时序分析报告解读,成功修复了3处建立时间违例问题,使模块工作频率从150MHz提升至180MHz。
  • 使用Python脚本自动化处理每日回归测试日志,将测试结果的整理时间从每天2小时缩短至15分钟。

项目经历

基于RISC-V的五级流水线CPU设计

校集成电路实验室

2024-09 - 2025-01
  • 作为项目组长,带领4人团队完成支持RV32IM指令集的处理器核设计,采用Verilog HDL实现取指、译码、执行、访存、写回五级流水线。
  • 负责数据通路中冒险检测单元(Hazard Detection Unit)的设计,通过插入气泡和转发机制解决了90%的数据冒险问题。
  • 在FPGA开发板上进行验证,系统成功运行冒泡排序算法,最终逻辑资源利用率控制在LUT的65%以内。

高速SPI接口控制器设计与验证

数字逻辑课程设计

2024-03 - 2024-06
  • 设计并实现支持Mode 0-3的全双工SPI控制器,主控模式最高通信速率达到25Mbps,从机模式建立时间满足10ns要求。
  • 搭建基于SystemVerilog的UVM验证环境,编写受约束随机测试用例40余条,覆盖率达到98%,提前发现并修复了2个边界条件Bug。
  • 使用Design Compiler进行逻辑综合,在28nm工艺库下面积仅为0.02mm²,满足低功耗设计指标。

教育背景

杭州电子科技大学

本科 · 电子科学与技术

2022-09 - 2026-06

技能专长

编程语言

Verilog HDL · SystemVerilog · Python · C/C++

EDA工具

Vivado · Design Compiler · PrimeTime · VCS · Verdi

专业技能

数字电路设计 · 时序分析(STA) · UVM验证方法学 · FPGA原型验证 · 低功耗设计

硬件知识

计算机体系结构 · AMBA总线协议 · CMOS工艺流程 · 封装测试基础

校招简历入门2026/8/6

半导体数字IC设计工程师简历范文(电子/半导体校招)

半导体数字IC设计工程师 电子/半导体 应届生

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