小柚

13800138000|xiaoyou_ic@163.com|上海市

个人总结

电子科技大学微电子专业应届生,专注于数字IC前端设计与验证。熟悉Verilog HDL及UVM验证方法学,具备完整的RTL设计到综合流程经验。在校期间主导过基于RISC-V架构的处理器核设计项目,代码覆盖率达标。渴望在芯片研发一线深耕,用技术解决算力瓶颈问题。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某款物联网芯片的UART接口模块开发,独立编写Verilog代码并完成时序约束,通过DC综合后面积减少15%。
  • 协助资深工程师搭建仿真环境,使用ModelSim进行功能验证,累计发现并修复3个关键逻辑缺陷,确保模块一次流片成功。

项目经历

基于RISC-V的五级流水线CPU设计

电子科技大学实验室

2024-09 - 2025-01
  • 作为项目负责人,主导从指令集定义到RTL实现的全流程,支持32条基础指令,主频达到100MHz。
  • 优化数据冒险处理机制,引入旁路技术,使流水线停顿周期降低40%,最终在FPGA上成功部署并运行Linux内核。

高速SPI控制器设计与验证

个人独立完成

2024-03 - 2024-06
  • 设计支持Mode 0-3的全双工SPI控制器,采用状态机精确控制时序,最高传输速率达50Mbps。
  • 搭建基于SystemVerilog的自动化验证平台,编写覆盖率达98%的测试用例,有效验证了边界条件下的稳定性。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

设计语言

Verilog HDL · SystemVerilog · C/C++

EDA工具

Design Compiler · ModelSim · VCS · Verdi

专业技能

数字电路设计 · UVM验证方法学 · 静态时序分析 · FPGA原型验证

脚本语言

Python · Tcl · Perl

校招简历入门2026/8/5

数字IC设计工程师简历范文(电子/半导体/人工智能校招)

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适用人群

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