芯片设计工程师简历模板(电子/半导体校招)简历模板预览
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芯片设计工程师简历模板(电子/半导体校招)

2026-08-17

专为电子/半导体行业校招应届生打造的芯片设计工程师简历模板。突出Verilog编程、数字电路设计、STA时序分析、EDA工具使用及芯片验证等核心技能。采用清晰的技术栈展示结构,帮助求职者高效呈现项目经历与专业能力,提升简历通过率。

模板亮点

  • 突出Verilog与数字电路设计技能
  • 清晰展示STA时序分析与EDA工具经验
  • 专为校招场景优化的项目经历模块
  • 强调芯片验证流程与实践能力

相关标签

#芯片设计工程师 #Verilog #数字电路设计 #STA时序分析 #EDA工具 #芯片验证 #半导体校招 #电子工程简历

适用人群

本模板特别适合芯片设计工程师岗位的求职者使用,具备应届生工作经验的专业人士, 通过技术类风格的设计,帮助您在电子/半导体 行业中脱颖而出,展现专业形象和核心竞争力。

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模板内容

小柚

13800138000|xiaoyou_chip@163.com|上海

个人总结

微电子专业应届硕士,专注于数字前端设计与验证。熟悉Verilog HDL编码规范,具备完整的ASIC设计流程实战经验。在校期间参与过两颗芯片的流片项目,擅长STA时序分析与低功耗设计。对半导体行业充满热情,期待在芯片设计领域深耕发展。

工作经历

数字前端设计实习生

紫光展锐

2025-06 - 2025-12
  • 参与某物联网主控芯片的RTL代码编写,独立负责UART与SPI接口模块开发,代码覆盖率达成98%以上。
  • 协助完成模块级功能验证,搭建UVM测试环境,发现并修复3处关键逻辑缺陷,确保模块一次流片成功。
  • 使用Design Compiler进行逻辑综合,在满足时序约束前提下将面积优化了12%,有效降低了芯片成本。

项目经历

基于RISC-V的低功耗MCU设计

电子科技大学实验室

2024-03 - 2025-05
  • 主导基于RISC-V指令集的32位处理器核设计,采用Verilog实现五级流水线架构,主频达到200MHz。
  • 负责静态时序分析(STA),通过插入缓冲器和调整逻辑层级解决建立时间违例问题,时序收敛余量保持在0.2ns以上。
  • 引入时钟门控技术降低动态功耗,经PrimeTime PX评估,整体功耗较基准设计降低18%。

高速SerDes接口控制器验证

校企合作项目

2023-10 - 2024-02
  • 构建SystemVerilog验证平台,编写受约束随机测试用例,覆盖正常传输、误码注入等20余种场景。
  • 利用VCS仿真工具定位跨时钟域信号亚稳态问题,提出双触发器同步方案,彻底消除数据传输错误。

教育背景

电子科技大学

硕士 · 集成电路工程

2023-09 - 2026-06

西安电子科技大学

本科 · 微电子科学与工程

2019-09 - 2023-06
主修数字集成电路设计、SoC架构与验证方法学。GPA 3.8/4.0,连续两年获得学业奖学金。
系统学习模拟/数字电路基础,获校级优秀毕业生称号。

技能专长

设计语言与仿真

Verilog HDL · SystemVerilog · VHDL · UVM验证方法学

EDA工具链

Synopsys Design Compiler · PrimeTime STA · VCS · Verdi Debug · Cadence Innovus

专业技能

数字电路设计 · 时序分析与收敛 · 低功耗设计 · FPGA原型验证 · 脚本自动化(Python/Tcl)

证书资质

Cadence数字后端设计认证工程师

Cadence Design Systems

2024-06

获奖经历

全国大学生集成电路创新创业大赛一等奖

中国电子教育学会

2024-08

参赛项目《面向边缘计算的AI加速器设计》从全国500+队伍中脱颖而出,获评特等奖。

研究生国家奖学金

教育部

2024-11

表彰在科研创新与学术成果方面的优异表现。

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