芯片设计/验证工程师简历模板（半导体/集成电路校招）
专为半导体与集成电路行业应届生打造的芯片设计/验证工程师简历模板。突出Verilog、FPGA、数字电路设计、EDA工具及脚本语言等核心技能，结构清晰，重点展示项目经历与科研成果，助力校招求职脱颖而出。
模板亮点
- 突出Verilog/FPGA核心技能
- 优化数字电路与EDA工具展示
- 适配校招项目与科研经历排版
- 简洁专业风格提升HR阅读体验
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适用人群
本模板特别适合芯片设计/验证工程师岗位的求职者使用，具备应届生工作经验的专业人士， 通过技术类风格的设计，帮助您在半导体/集成电路 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
微电子专业硕士，专注数字IC设计与验证方向。具备扎实的数电基础与Verilog编码能力，熟悉UVM验证方法学及FPGA原型验证流程。在校期间参与多款SoC子模块设计，拥有完整的从RTL到综合时序收敛项目经验，致力于在半导体领域深耕发展。
工作经历
数字IC设计实习生
紫光展锐
- 参与低功耗蓝牙SoC中GPIO控制模块的RTL设计与代码编写，基于Verilog实现状态机逻辑，代码覆盖率达到100%。
- 协助完成模块的综合与时序约束，使用Design Compiler进行面积优化，使该模块面积减少约12%，满足PPA指标要求。
- 编写Tcl脚本自动化处理综合报告数据，将每日回归测试的分析时间从2小时缩短至15分钟。
项目经历
基于RISC-V的简易CPU核设计与FPGA验证
电子科技大学实验室
- 独立设计支持RV32I指令集的5级流水线CPU核，采用Verilog编写Datapath与Control单元，主频达到120MHz。
- 搭建基于UVM的验证环境，构建Testbench覆盖异常跳转与中断场景，仿真发现并修复3处关键逻辑冒险问题。
- 在Xilinx Artix-7 FPGA上完成板级验证，成功运行冒泡排序与矩阵乘法测试程序，资源利用率控制在65%以内。
高速UART接口控制器设计与时序收敛
数字IC课程设计
- 设计波特率可配置的UART收发模块，通过过采样技术消除噪声干扰，在115200bps速率下误码率低于10^-9。
- 负责后端静态时序分析（STA），解决建立时间与保持时间违例问题，确保在多工艺角（PVT）下时序均收敛。
- 使用Python脚本自动生成不同波特率下的测试向量，验证效率提升40%。
教育背景
电子科技大学
硕士 · 集成电路工程
西安电子科技大学
本科 · 微电子科学与工程
技能专长
硬件描述语言
Verilog HDL · SystemVerilog · VHDL
EDA工具链
Synopsys Design Compiler · VCS · Verdi · Cadence Genus · ModelSim
脚本与编程
Python · Tcl · Perl · Linux Shell
专业技能
数字电路设计 · FPGA原型验证 · UVM验证方法学 · 静态时序分析(STA) · RISC-V架构
证书资质
Cadence数字IC设计认证工程师
Cadence Design Systems
英语六级（CET-6）
教育部考试中心
获奖经历
全国大学生集成电路创新创业大赛 全国二等奖
中国半导体行业协会
作为队长主导AI加速器设计项目，从全国200多支队伍中晋级决赛。
研究生国家奖学金
教育部
表彰在科研创新与学业成绩方面的卓越表现，获奖比例前2%。
优秀毕业生
西安电子科技大学
本科期间综合测评排名专业前5%，获此荣誉称号。
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